Hardwarearchitektur für einen universellen LDPC Decoder

[摘要] Im vorliegenden Beitrag wird eine universelle Decoderarchitektur füreinen Low-Density Parity-Check (LDPC) Code Decoder vorgestellt.Anders als bei den in der Literatur häufig beschriebenen Architekturenfür strukturierte Codesist die hier vorgestellte Architektur freiprogrammierbar, so dass jeder beliebige LDPC Code durch eine Änderungder Initialisierung des Speichers für die Prüfmatrix mit derselbenHardware decodiert werden kann.Die größte Herausforderung beim Entwurf von teilparallelenLDPC Decoder Architekturen liegt im konfliktfreien Datenaustauschzwischen mehreren parallelen Speichern und Berechnungseinheiten,wozu ein Mapping und Scheduling Algorithmus benötigt wird. Derhier vorgestellte Algorithmus stützt sich auf Graphentheorie undfindet für jeden beliebigen LDPC Code eine für die Architektur optimale Lösung.Damit sind keine Wartezyklen notwendig und die Parallelität derArchitektur wird zu jedem Zeitpunkt voll ausgenutzt.

[学科分类] 电子、光学、磁材料